Обязанности:

Разработка RTL описания блоков входящих в состав ASIC;
Подготовка и составление документация на разработанные блоки;
Разработка базовых тестов и моделирование для проверки работоспособности блоков перед их передачей на верификацию;
Проведение логического синтеза разработанных блоков под ASIC и/или fpga;
Участие в проведение работ по прототипированию на FPGA;
Взаимодействие с командой верификация при разработке интеграционных или нагрузочных тестов;
Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений;
Участие в моделирование окончательного netlist микросхемы;
Интеграция лицензированных IP-блоков сторонних вендоров в состав SoC.

Требования к кандидату:

Высшее техническое образование;
Опыт разработки RTL для ASIC или fpga от 3 лет;
Знание SystemVerilog;
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
Опыт работы с одним из коммерческих RTL симуляторов (QuestaSim и т.п.);
Базовые навыки написания скриптов на одном из распространенных языков ( Bash/ python/ Perl);
Навыки проведения/сопровождения тестирования RTL (составление первичного TЗ, знакомство с верификация);
Уверенный пользователь Linux;
Опыт использования систем контроля версий Git.
Знание Английский язык – на уровне чтения технической документация.

Условия:

ДМС;
Оформление в соответствии с ТК РФ;
Офис в БЦ «ComCity», рядом с метро «Румянцево» со всей инфраструктурой (кафе, столовые, магазины, фитнес) или ОЭЗ "Технополис Москва"( г. Зеленоград).