Настраиваемая генерация ядра IP

Добрый день! Возникает вопрос по генерации IP-Core с AXI4-Lite интерфейсом, в нашем проекте необходимо точно знать, можно ли подключать порты сгенерированнного IP-Core IPCore_Clk и AXILite_ACLK к разным clk, поскольку в статье "Настраиваемая генерация ядра IP" указано, что '"IPCore_Clk и AXILite_ACLK должен быть синхронным и подключен к одному и тому же источнику синхроимпульса". Но на блок дизайне в Vivado синхронными будут сигналы, которые выходят с одного Vivado Clocking Wizard, который подключен к одному clk. Просьба точнее указать ограничения на IPCore_Clk и AXILite_ACLK.
Ссылка на статью: https://docs.exponenta.ru/R2021a_nmtnew/hdlcoder/ug/custom-ip-core-generation.html#btt6hhg