• Регистрация
KonevAN
KonevAN0.00
н/д
  • Написать
  • Подписаться

Огромные Timing Delay при экспорте IP ядра из simulink в Vivado

Здравствуйте, я пытаюсь добавить в свой vivado проект IP ядро, сгенерированное в симулинке (на основе проекта simulink). При добавлении, на этапе implimentation, постоянно возникают ошибки по тайминга...

Здравствуйте, я пытаюсь добавить в свой vivado проект IP ядро, сгенерированное в симулинке (на основе проекта simulink).

При добавлении, на этапе implimentation, постоянно возникают ошибки по таймингам.

Я уже убрал все "тяжелые" блоки из проекта simulink, оставил только умножители.

Все-равно на выходе получаю timing delay -1500 ns.

На картинке показаны настройки для генерации HDL кода, который я затем через Vivado генерировал в IP ядро.
Пробывал сразу же выбирать в симулинке генерирование IP ядра, на результат это никак не влияло.

Также приложил картинки subsystem, которую я экспортирую в HDL; настройки проекта в vivado, подключение сгенерированного IP ядра в блок-дизайне.


У кого-нибудь встречалась такая проблема? Может быть в настройках что-то выбрано не так?

Файлы

  • 1.png
  • 2_vivado_project.png
  • 3_block_design.png
  • 4_matlab.png

Теги

      16.11.2020

      Комментарии

      • KonevAN
        KonevAN0.00
        16.11.2020 06:50

        На clk_enable я подаю постоянную единицу, на ресет подаю инвертированный ресет, используемый предыдущими блоками.

        • hex oct bin
          hex oct bin +22.60
          16.11.2020 20:30

          Видимо неправильно собрана модель. Одну гонку сигналов видно невооружённым взглядом.