Огромные Timing Delay при экспорте IP ядра из simulink в Vivado
Здравствуйте, я пытаюсь добавить в свой vivado проект IP ядро, сгенерированное в симулинке (на основе проекта simulink).
При добавлении, на этапе implimentation, постоянно возникают ошибки по таймингам.
Я уже убрал все "тяжелые" блоки из проекта simulink, оставил только умножители.
Все-равно на выходе получаю timing delay -1500 ns.
На картинке показаны настройки для генерации HDL кода, который я затем через Vivado генерировал в IP ядро.
Пробывал сразу же выбирать в симулинке генерирование IP ядра, на результат это никак не влияло.
Также приложил картинки subsystem, которую я экспортирую в HDL; настройки проекта в vivado, подключение сгенерированного IP ядра в блок-дизайне.
У кого-нибудь встречалась такая проблема? Может быть в настройках что-то выбрано не так?
Комментарии
На clk_enable я подаю постоянную единицу, на ресет подаю инвертированный ресет, используемый предыдущими блоками.
Видимо неправильно собрана модель. Одну гонку сигналов видно невооружённым взглядом.