• Регистрация
Андрей Солодовников
Андрей Солодовников 0.00
студент
  • Написать
  • Подписаться

Определение допустимой ошибки между дизайном и эталонной моделью

Проектирование на ПЛИС и СнК 
05.07.2019

При верификации dsp-ядра столкнулся со следующей проблемой:

Есть бит-совместимая модель (модель, работающая с fp-числами в матлаб, полностью описывающая предполагаемую работу дизайна). Изначально планировалось, что мы будем компилировать ее в библиотеку посредством dpigen и использовать при проверке.

На деле же оказалось, что dpigen плохо переваривает fp-числа, если в процессе вычислений где-то происходят изменения в типе (наращивание или обрезка разрядности и любые другие преобразования). В итоге приходится либо забивать огромные костыли, позволяющие все же скомпилировать функцию, либо писать ее на верилоге самому.

Посмотрев данное видео, понял, что можно не заморачиваться, а использовать модель с действительными числами, а потом просто смотреть на процент отклонения. Однако возникает вопрос: как правильно определить какой уровень ошибки допустим?

Теги

  • верификация
  • dpi
    05.07.2019

    Ответы